사업단 소식
DTL. Verilog(2025.06.26. - 06.27.)
- 2025.07.11
- 441
첨부파일
1. 일시:6/26-6/27
2. 장소: AS107
3. 강사: 임정환 메타앙코르 CTO
4. 강의 개요
Verilog or SystemVerilog HDL을 사용하여 설계를 하고 Testbench를 작성하여 Synopsys VCS 로 Simulation 하고 Synopsys Verdi를 사용하여 Debugging 하는 절차와 방법에 대하여 배운다.
