2. 장소: AS107

3. 강사: 이디에이엘리텍  김정대 사장

4. 강의개요

 본 과정에서는 Synthesis 소개 및 환경설정, Design과 Library Object 등을 알아보 고 Synthesis에 사용되는 Design Spec인 Design Constraint 기본 개념과 작성 방 법, 최적의 Synthesis를 위한 회로 합성 기법과 Synthesis Option, Synthesis 과정 상에 나타난 문제점을 확인하기 위한 Report 분석 방법에 대하여 설명하고 Synthesis 각 과정별 준비된 예제를 실습하는 과정으로 이루어진다. Synthesis 후 문제가 되는 타이밍을 상세히 분석하여 문제점을 찾는데 널리 사용되는 Synopsys사의 PrimeTime이란 Static Timing Analysis 툴을 효율적으로 사용하여 빠른 시간 안에 해결책을 찾는 사용법에 대한 내용이다