공지사항
[교육/세미나] 2025 여름 DTL 일정 및 신청 링크(세부 정보 추가 예정)
- 2025.06.05
- 32
첨부파일
1. Verilog_VCS_Verdi_강좌_20250626_강의계획서.pdf
2.2025-06-30 Sogang short course Syllabus Seok v01.pdf
3.20250825-synopsys tool.pdf
ELITE 장학생 여러분 안녕하세요?
반도체특성화대학사업단에서 준비한 2025 여름 DTL 교육 일정입니다.
미리 일정 확인하시고 여름 계획 세우시기 바랍니다.
각 교육별 세부 사항은 본 게시글에 계속 추가될 예정입니다.
각 교육별 마일리지 점수는 추후 공지합니다.
구글폼으로 미리 신청 받고, 신청 인원은 추후 확정될 예정입니다. 선발하게 될 경우, 재공지합니다.
아래 사항 참고하세요.
1. 교육 중복 신청 가능합니다.
2. 80% 이상 출석 시에만 교육 이수 및 장학금 수혜 조건으로 인정됩니다.
3. 부득이한 사정으로 취소 시, 꼭 미리 연락 바랍니다.
문의. elite@sogang.ac.kr, 02-717-7357
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교육1. Verilog
1. 일시:6/26-6/27
2. 장소: AS107
3. 강사: 임정환 메타앙코르 CTO
4. 강의 개요
Verilog or SystemVerilog HDL을 사용하여 설계를 하고 Testbench를 작성하여 Synopsys VCS 로 Simulation 하고 Synopsys Verdi를 사용하여 Debugging 하는 절차와 방법에 대하여 배운다.
교육2. Advanced Logic Design with Verilog
1. 일시:6/30-7/4
2. 장소: AS107
3. 강사: Columbia Univ 석민구 교수
4. 강의 개요
본 강좌에서는 디지털 컴퓨팅의 근간이 되는 디지털1과0이 어떻게 조직화되고, 구조화되고, 조작되어 본격적인 컴퓨터 시스템이 되는지 살펴보도록 초대합니다. 이 과정에서는 이진 논리, 조합 및 순차 회로 설계, 메모리 구조, 명령어 세트 아키텍처, 그리고 궁극적 으로 기본 프로세서 설계로 시작하는 기초 주제/이론을 다룹니다. 이 과정에는 학생들이System Verilog HDL(하드웨어 설명 언어)을 배우고 최신 컴퓨터 시스템의 핵심 빌딩 블록을 만드는 실습 구성 요소도 있습니다. (컬럼비아 대학 수업 내용을 20시간으로 압축)
교육3. TCAD
1. 일시:6/30-7/4
2. 장소: AS107
3. 강사: 아주대 김장현 교수, 건국대 김현우 교수
4. 강의 개요
교육4. Synopsys tool 교육(DC, PT)
1. 일시:6/30-7/4
2. 장소: AS107
3. 강사: edaELITE 김정대 사장
4. 강의 개요